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    该XCR3512XL是针对一个3.3V , 512宏单元CPLD需要前沿编程功率敏感的设计的可编程逻辑解决方案。共有32个功能块提供12800可用门。引脚至引脚传输延时7.5纳秒为127 MHz的最大系统频率。
    Xilinx提供了TotalCMOS CPLD ,无论是在工艺技学和设计技术。赛灵思采用的级联CMOS门电路来实现产品的总和,而不是传统意义上的放大器的方法。此CMOS门imple-心理状态使赛灵思能够提供的CPLD是兼具高高性能和低功耗,打破了范例,来具有低功耗,必须具有低的表现。请参阅图1和表1显示我CC与频率我们XCR3512XL TotalCMOS CPLD (取32个数据上/下,可装载的16位计数器在3.3V , 25 ° C) 。
    特点:功耗最低的512宏单元CPLD7.5 ns的引脚对引脚的逻辑延迟系统频率高达127 MHz的512个宏单元的12,800可用门可在小型封装- 208引脚PQFP ( 180个用户I / O)- 256球FBGA ( 212个用户I / O)- 324球FBGA ( 260个用户I / O)优化3.3V系统- 超低功耗运行- 5V容限I / O引脚3.3V内核电源- 先进的0.35微米五层金属EEPROM过程- FZP ™ CMOS设计技术先进的系统功能- 在系统编程- 输入寄存器- 可预测的时序模型- 多达23个时钟提供每个功能块- 在设计变更优秀销固定- 完整的IEEE标准1149.1边界扫描( JTAG )- 四个全局时钟- 每个功能块八乘积项控制项快速ISP编程时间端口使能引脚额外的I / O2.7V至3.6V的电源电压为工业级电压范围每路输出可编程转换速率控制

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